- Страна
- Россия
FPGA инженер
Оценка ИИИнтересная вакансия для специалистов по сетевым технологиям и FPGA с возможностью удаленной работы. Использование современных стеков (P4, 10G, PCIe) делает позицию привлекательной для профессионального роста, хотя отсутствие вилки зарплаты в тексте снижает прозрачность.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Улучшите резюме под эту вакансию
Возьмём требования и создадим новую версию резюме с акцентом на нужный опыт
Сложность вакансии
Оценка ИИРоль требует глубоких знаний архитектуры Xilinx, опыта работы с высокоскоростными интерфейсами (10G, PCIe) и сетевыми протоколами, что делает порог входа достаточно высоким. Дополнительная сложность заключается в необходимости совмещать RTL-разработку с написанием управляющего ПО на C.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Анализ зарплаты
Оценка ИИРаботодатель не указал зарплатную вилку, предлагая индивидуальное обсуждение. Для FPGA инженера уровня Middle/Senior с опытом в 10G Ethernet и PCIe на рынках РФ и РБ медианная зарплата составляет около 250,000 - 350,000 рублей. Проекты с сетевой спецификой и P4 часто оплачиваются по верхней границе рынка.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Сопроводительное письмо
Составьте сопроводительное письмо под эту вакансию с вашим резюме
Описание вакансии
FPGA инженер
ПРМ Дев
Локация - РБ, РФ
Полный день, удаленно/гибрид/офис
З/П: Обсудим индивидуально
Должностные обязанности:
*🔧* Задачи:
• Разработка и отладка RTL на Verilog
• Разработка управляющего ПО на C (Microblaze, Vitis)
• Интеграция P4-логики
• Интеграция и настройка IP-ядер в Vivado
• Реализация протоколов: 10G Ethernet, UDP, IPv4/IPv6, PTP (IEEE 1588), SyncE
• Работа с интерфейсами: AXI4-MM / Stream / Lite
• Интеграция 10G, DDR4, PCIe (XDMA), SPI, I2C
• Оптимизация высокоскоростных трактов
Знание/опыт:
*✅* Требования:
• Уверенный Verilog
• Опыт разработки на C
• Понимание архитектуры FPGA (Xilinx)
• Опыт работы с Vivado / Vitis
• Понимание Ethernet и UDP/IP
• Опыт работы с AXI
• Опыт интеграции 10G и PCIe
*⭐️* Плюсом будет:
• Опыт реализации PTP Transparent Clock (P2P / E2E)
• Опыт работы с SyncE
• Реализация WRED или других congestion control алгоритмов
• Оптимизация high-speed datapath
• Аппаратная обработка сетевого трафика
Условия труда:
Официальное трудоустройство
Контакты:
Сайт компании: https://prm.dev/
За деталями в ЛС - Откликнуться
_____________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Больше похожих вакансий + автоотклики с ИИ
Умный подбор, сопроводительные письма, советы по отказам — больше приглашений.
Навыки
- FPGA
- Verilog
- RTL
- C
- MicroBlaze
- Vitis
- P4
- Vivado
- 10G Ethernet
- UDP
- IPv4
- IPv6
- PTP
- IEEE 1588
- SyncE
- AXI4
- DDR4
- PCIe
- SPI
- I2C
- Xilinx
Возможные вопросы на собеседовании
Проверка понимания фундаментальных принципов работы с памятью и потоками данных в FPGA.
В чем разница между интерфейсами AXI4-Stream и AXI4-Lite, и в каких сценариях вы бы предпочли использовать каждый из них?
Вакансия предполагает работу с 10G Ethernet и UDP. Важно понять, как кандидат решает проблемы целостности данных.
Как вы реализуете обработку контрольных сумм (checksum) для UDP/IPv4 пакетов «на лету» при передаче через 10G Ethernet тракт?
Работа с PTP (IEEE 1588) указана как важная задача. Это специфическая область синхронизации.
Расскажите о вашем опыте реализации PTP. В чем заключается основная сложность реализации Transparent Clock по сравнению с Ordinary Clock на уровне RTL?
Проверка навыков отладки сложных систем.
Какие методы и инструменты вы используете для отладки взаимодействия между процессорным ядром Microblaze и вашей кастомной RTL-логикой в Vivado/Vitis?
Оптимизация таймингов — критический навык для высокоскоростных дизайнов.
С какими проблемами нарушения таймингов (setup/hold violations) вы сталкивались при работе с DDR4 или 10G PHY, и как вы их решали?
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
