- Страна
- Россия
- Зарплата
- от 150 000 ₽
Инженер по разработке (RTL Designer)
Оценка ИИХорошая вакансия с четкими требованиями, достойным соцпакетом (ДМС, обучение, патенты) и возможностью работы в крупных технологических хабах. Указанная зарплата выглядит стартовой для такого уровня, но бонусы и премии могут ее дополнять.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Улучшите резюме под эту вакансию
Возьмём требования и создадим новую версию резюме с акцентом на нужный опыт
Сложность вакансии
Оценка ИИРоль требует глубоких знаний микроархитектуры и специализированных языков описания аппаратуры (Verilog/SystemVerilog), а также опыта работы с ASIC, что является узкой и сложной нишей.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Анализ зарплаты
Оценка ИИПредложенная зарплата в 150 000 ₽ находится на нижней границе или чуть ниже среднего рыночного уровня для RTL-инженера с опытом от 3 лет в Москве, где медиана составляет около 200 000 - 250 000 ₽. Однако наличие премий за патенты и расширенный соцпакет могут компенсировать эту разницу.
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
Сопроводительное письмо
Составьте сопроводительное письмо под эту вакансию с вашим резюме
Описание вакансии
**Инженер по разработке (RTL Designer)
150000 ₽**
Мы ищем инженеров по разработке RTL с опытом использования RTL-симуляторов и знанием архитектуры современных процессоров. Вам предстоит разрабатывать сложные функциональные модули для ASIC на Verilog/SystemVerilog.
Стек: SystemVerilog, Verilog.
Задачи
Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Требования (must have)
Опыт разработки RTL от 3 лет.
Знание Verilog/SystemVerilog.
Опыт использования RTL-симулятора от 3 лет (любой вендор).
Опыт работы в Linux.
Английский язык: чтение технической документации и переписка на технические темы.
Опыт работы с системами контроля версий.
Будет плюсом (nice-to-have)
Знакомство с make и скриптовыми языками (perl/python/tcl/shell).
Опыт программирования на C/asm.
Опыт работы с ПЛИС Altera и/или Xilinx и соответствующим ПО.
Знакомство с методами формальной верификации, SVA.
Мы предлагаем
Формат: гибрид, офис (Москва, Санкт-Петербург, Нижний Новгород, Минск).
Премии за регистрацию патентов и создание результатов интеллектуальной деятельности.
Учебный портал с курсами и лекциями от внешних и внутренних экспертов, дополнительное профессиональное обучение, изучение английского, участие в конференциях.
Лекторий с выдающимися экспертами: инженерами, учёными и исследователями.
ДМС с первых дней работы, льготные условия страхования близких.
Консультации юристов, психологов, экспертов по ЗОЖ и управлению финансами.
Регулярные онлайн-встречи всей команды
Контакт:
Больше похожих вакансий + автоотклики с ИИ
Умный подбор, сопроводительные письма, советы по отказам — больше приглашений.
Навыки
- SystemVerilog
- Verilog
- ASIC
- Linux
- Git
- Python
- Perl
- TCL
- C
- Assembly
- FPGA
- Altera
- Xilinx
- SVA
Возможные вопросы на собеседовании
Проверка понимания фундаментальных принципов проектирования цифровых схем.
В чем разница между блокирующими и неблокирующими присваиваниями в Verilog, и в каких случаях следует использовать каждое из них?
Оценка опыта работы с инструментами верификации, указанными в требованиях.
Расскажите о вашем опыте работы с RTL-симуляторами. Какие инструменты вы использовали для отладки сложных функциональных модулей?
Проверка знаний в области оптимизации и архитектуры, критичных для ASIC.
Какие методы оптимизации площади и энергопотребления вы применяете при разработке RTL-кода?
Оценка владения продвинутыми техниками верификации (из раздела nice-to-have).
Использовали ли вы SystemVerilog Assertions (SVA) в своих проектах? Приведите пример ситуации, где формальная верификация помогла найти критическую ошибку.
Проверка навыков работы с интерфейсами и протоколами.
С какими стандартными шинными протоколами (например, AMBA AXI/AHB) вам приходилось работать при интеграции модулей в SoC?
Сформировано ИИ автоматически. Не является проверкой вакансии или работодателя.
